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基于DSP的车载导航系统硬件电路设计与实现

2014-10-12 07:02
林契于宸
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  2.4 FPGA设计

  车载导航系统电路采用FPGA处理模块上控制逻辑、各输入信号的计数及实现串行接口通讯协议。FPGA对输入信号进行计数,并对标频信号分频产生中断5信号,产生中断5信号的同时对各计数器值进行锁存。DSP可通过EMIF总线访问FPGA的内部资源,地址空间占用EMIF总线的CE2。FPGA的加载模式为主控串行模式(Master Serial Mode),FPGA功能框图如图3所示。FPGA设计包括加速度计信号计数器设计、陀螺信号计数器设计、里程计信号计数器设计、陀螺合频计数器设计、标频分频器设计、状态检测、故障检测信号和串行通讯接口设计。

基于DSP的车载导航系统硬件电路设计与实现

  图3 FPGA功能框图

  加速度计信号输入为可逆脉冲,每个通道加速度计输入包括3路信号,分别是+A、-A和GND,按照设计要求,+A信号上有脉冲时计数值增加,-A信号上有脉冲时计数值减少,当频标分频中断产生时,将计数结果存入锁存器内。在FPGA中设计了16位的计数器,上电复位计数器为0,+A信号上有脉冲时计数值加1,-A信号上有脉冲时计数值减1,当频标分频中断产生时,将计数结果存入锁存器内,DSP可通过EMIF访问锁存器得到加速度计信号计数器的结果。

  陀螺信号输入形式为正交编码信号,每个通道陀螺信号输入包括3路信号,分别是A、B和DGND,当A相超前B相90°时计数值增加,当A相落后B相90°时计数值减少。在设计时输入信号先经过鉴相电路,识别A路和B路信号的相位先后,并产生两路4倍频的可逆脉冲信号,然后对可逆脉冲进行计数,当标频信号中断产生时,将计数结果存入锁存器内。

  里程计信号包括两路计数输入和一路行车状态信号输入,计数输入每路使用一个16 bit计数器,当中断产生时将计数器数值存入锁存器;行车状态信号(STATE)上电初始为无效状态,用户通过命令设置STATE状态是否有效。其STATE信号处于有效状态时,STATE为1,里程计计数器递增计数;若STATE为0时,里程计计数器递减计数;而当STATE信号处于无效状态时,里程计计数器递增计数。

  在FPGA中设计了16位计数器,上电复位计数器为0,计数器的值均增加,而计数器均加1,当频标分频中断产生时,将计数结果存入锁存器内。DSP可通过EMIF访问锁存器得到陀螺合频计数器的结果。

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